VIA: Vylaďte si svůj chipset na maximum | Kapitola 5
Seznam kapitol
Následující řádky jsou určeny čtenářům, které zajímá problematika ladění chipsetů VIA , zvláště pak těm, kteří se chtějí dozvědět více o nastavení VIA KT133/A chipsetu, VIA 691/693/693/693A/694X chipsetů a řešení možných problémů s deskami osazené VIA 686A/B a VT8233/A/C southbridge. Cílem tohoto článku je jednak co nejoptimálněji vyladit northbridge především registry týkající se paměťové propustnosti, PCI sběrnice, nastavení S2K timing control, BIU control a řešení problémů s 686B bug, a problémů týkajících se SBLive!, grafických střižen / TV Tunnerů.
Device 0 Offset 68 - DRAM Control | |
6 Bank Page Control | |
| 0 | Allow only pages of the same bank active - default |
| 1 | Allow pages of different banks to be active |
5-3 Reserved |
|
2 Burst Refresh |
|
0 |
Disable - default |
1 |
Enable (burst 4 times) |
0x68, Bit 6 = enabled, lze zkusit i Bit 2 = enabled
Device 0 Offset 69 DRAM Clock Select |
|
6 DRAM Operating Frequency Faster Than CPU | |
0 |
DRAM Same As or Equal to CPU |
1 |
DRAM Faster Than CPU by 33 MHz |
Rx68[0] |
Rx69[6] |
CPU / DRAM |
0 |
0 |
100 / 100 |
0 |
1 |
100 / 133 |
1 |
0 |
133 / 133 (def) |
1 |
1 |
-reserved- |
5 Write Recovery Time For Write With Auto-Precharge | |
0 |
1T - default |
1 |
2T |
4 DRAM Controller Command Register Output | |
0 |
Disable - default |
1 |
Enable |
3 Fast DRAM Precharge for Different Bank |
|
0 |
Disable - default |
1 |
Enable |
2 DRAM 4K Page Enable (for 64Mbit DRAM) | |
0 |
Disable - default |
1 |
Enable |
1 DIMM Type |
|
0 |
Unbuffered - default |
1 |
Registered |
0 AutoPrecharge on CPU Writeback / TLB Lookup | |
0 |
Disable - default |
1 |
Enable |
Podrobnější popis nastavení jsem uvedl u nastavování northbridge 691/693/693A/694X, proto jen ve zkratce.
Optimální nastavení 0x69, Bit 5 =0, Bity 4, 3, 2, 0 = enabled.
Device 0 Offset 70 - PCI Buffer Control | |
7 CPU to PCI Post-Write | |
0 |
Disable - default |
1 |
Enable |
6 PCI Master to DRAM Post-Write | |
0 |
Disable - default |
1 |
Enable |
5 Reserved | |
4 PCI Master to DRAM Prefetch | |
0 |
Disable - default |
1 |
Enable |
3 Enhance CPU-to-PCI Write | |
0 |
Normal operation - default |
1 |
Reduce 1 cycle when the CPU-to-PCI buffer becomes available after being full (PCI and AGP buses) |
2 PCI Master Read Caching | |
0 |
Disable - default |
1 |
Enable |
1 Delay Transaction | |
0 |
Disable - default |
1 |
Enable |
0 Slave Device Stopped Idle Cycle Reduction | |
0 |
Normal Operation - default |
1 |
Reduce 1 PCI idle cycle when stopped by a slave device (PCI and AGP buses) |
Komentáře naleznete na konci poslední kapitoly.
